Automated Source-Level Debugging of Synthsizable Verilog Designs

  • Riaz, Naveed, (Teilnehmer (Co-Investigator))
  • Wotawa, Franz (Projektleiter (Principal Investigator))

Projekt: Foschungsprojekt

Beschreibung

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StatusAbschlussdatum
Tatsächlicher Beginn/ -es Ende21/08/0631/12/12