Automated Source-Level Debugging of Synthsizable Verilog Designs

  • Riaz, Naveed (Teilnehmer (Co-Investigator))
  • Wotawa, Franz (Projektleiter (Principal Investigator))

Projekt: Forschungsprojekt

Projektdetails

Beschreibung

follows
StatusAbgeschlossen
Tatsächlicher Beginn/ -es Ende21/08/06 → 31/12/12

Fingerprint

Erkunden Sie die Forschungsthemen, die von diesem Projekt angesprochen werden. Diese Bezeichnungen werden den ihnen zugrunde liegenden Bewilligungen/Fördermitteln entsprechend generiert. Zusammen bilden sie einen einzigartigen Fingerprint.
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